Circuito integrado tridimensional - Three-dimensional integrated circuit

Un circuito integrado en tres dimensiones ( 3D IC ) es un MOS (semiconductor de óxido metálico) de circuito integrado (IC) fabricado por el apilamiento de obleas de silicio o troqueles e interconectar verticalmente usando, por ejemplo, a través de silicio vias (TSVs) o Cu- Conexiones de Cu, de modo que se comporten como un solo dispositivo para lograr mejoras de rendimiento con una potencia reducida y una huella más pequeña que los procesos bidimensionales convencionales. El 3D IC es uno de varios esquemas de integración 3D que explotan la dirección z para lograr beneficios de rendimiento eléctrico en microelectrónica y nanoelectrónica .

Los circuitos integrados 3D se pueden clasificar por su nivel de jerarquía de interconexión a nivel global ( paquete ), intermedio (almohadilla de enlace) y local ( transistor ). En general, la integración 3D es un término amplio que incluye tecnologías como el envasado a nivel de oblea 3D (3DWLP); Integración basada en intercaladores 2.5D y 3D; CI apilados en 3D (3D-SIC); CI 3D monolíticos; Integración heterogénea 3D; e integración de sistemas 3D.

Organizaciones internacionales como Jisso Technology Roadmap Committee (JIC) y International Technology Roadmap for Semiconductors (ITRS) han trabajado para clasificar las diversas tecnologías de integración 3D para promover el establecimiento de estándares y hojas de ruta de integración 3D. A partir de la década de 2010, los circuitos integrados 3D se utilizan ampliamente para la memoria flash NAND y en dispositivos móviles .

Tipos

Circuitos integrados 3D frente a envases 3D

Empaquetado 3D se refiere a esquemas de integración 3D que se basan en métodos tradicionales de interconexión, como la unión de cables y el chip invertido para lograr pilas verticales. El empaque 3D se puede diseminar aún más en el sistema 3D en paquete (3D SiP) y el paquete de nivel de oblea 3D (3D WLP), la matriz de memoria apilada interconectada con enlaces de cables y las configuraciones de paquete en paquete (PoP) interconectadas con enlaces de cable o chips abatibles son SiP 3D que han estado en la fabricación convencional durante algún tiempo y tienen una infraestructura bien establecida. PoP se utiliza para la integración vertical de tecnologías dispares como 3D WLP utiliza procesos de nivel de oblea como capas de redistribución (RDL) y procesos de golpe de oblea para formar interconexiones.

El intercalador 2.5D es también un WLP 3D que interconecta el lado del dado en un intercalador orgánico, de vidrio o de silicio usando TSV y RDL. En todos los tipos de empaquetamiento 3D, los chips del paquete se comunican mediante señalización externa, como si estuvieran montados en paquetes separados en una placa de circuito normal.

Los circuitos integrados 3D se pueden dividir en circuitos integrados 3D apilados (3D SIC), que se refiere al apilamiento de chips IC utilizando interconexiones TSV, y los circuitos integrados 3D monolíticos, que utilizan procesos fabulosos para realizar interconexiones 3D en los niveles locales de la jerarquía de cableado en el chip según lo establecido Según ITRS, esto da como resultado interconexiones verticales directas entre las capas del dispositivo. Los primeros ejemplos de un enfoque monolítico se ven en los dispositivos 3D V-NAND de Samsung .

A partir de la década de 2010, los paquetes IC 3D se utilizan ampliamente para la memoria flash NAND en dispositivos móviles .

Un maestro muere y tres esclavos mueren

SiC 3D

El mercado de la electrónica digital requiere un chip de memoria semiconductor de mayor densidad para atender a los componentes de CPU lanzados recientemente , y se ha sugerido la técnica de apilamiento de matrices múltiples como una solución a este problema. JEDEC reveló que la próxima tecnología DRAM incluye el plan de apilamiento de matrices "3D SiC" en el "Foro de memoria del servidor", del 1 al 2 de noviembre de 2011, Santa Clara, CA. En agosto de 2014, Samsung Electronics comenzó a producir módulos SDRAM de 64  GB para servidores basados ​​en la memoria emergente DDR4 (velocidad de datos doble 4) utilizando tecnología de paquete 3D TSV. Las nuevas normas propuestas para el 3D apilados DRAM como Wide E / S, ancho de E / S 2, híbridos Cubo de memoria , alto ancho de banda de memoria .

Circuitos integrados 3D monolíticos

Los IC 3D monolíticos se construyen en capas en una sola oblea semiconductora , que luego se corta en cubitos en IC 3D. Solo hay un sustrato, por lo que no es necesario alinear, adelgazar, pegar o pasar por vías de silicio . Las limitaciones de temperatura del proceso se abordan dividiendo la fabricación del transistor en dos fases. Una fase de alta temperatura que se realiza antes de la transferencia de capas seguida de una transferencia de capas mediante corte de iones , también conocida como transferencia de capas, que se ha utilizado para producir obleas de silicio sobre aislante (SOI) durante las últimas dos décadas. Se pueden crear múltiples capas delgadas (escala de 10 a 100 nanómetros) de silicio virtualmente libre de defectos utilizando técnicas de unión y escisión a baja temperatura (<400 ℃), y se colocan sobre circuitos de transistores activos. A continuación, finalice los transistores mediante procesos de grabado y deposición. Esta tecnología monolítica 3D IC ha sido investigada en la Universidad de Stanford con una subvención patrocinada por DARPA .

CEA-Leti también está desarrollando enfoques de IC 3D monolíticos, llamados IC 3D secuenciales. En 2014, el instituto de investigación francés presentó su CoolCube ™, un flujo de proceso a baja temperatura que proporciona un verdadero camino hacia 3DVLSI. En la Universidad de Stanford, los investigadores están diseñando circuitos integrados 3D monolíticos utilizando estructuras de nanotubos de carbono (CNT) frente a silicio utilizando procesos de transferencia de CNT a baja temperatura a escala de obleas que se pueden realizar a 120 ℃.

En general, los circuitos integrados 3D monolíticos siguen siendo una tecnología en desarrollo y la mayoría los considera que faltan varios años para la producción.

Tecnologías de fabricación para 3D SiC

Existen varios métodos para el diseño de circuitos integrados en 3D, incluidos los métodos de recristalización y unión de obleas. Hay dos tipos principales de unión de obleas, conexiones Cu-Cu (conexiones de cobre a cobre entre circuitos integrados apilados, que se utilizan en TSV) y a través de silicio a través (TSV). A partir de 2014, se lanzaron varios productos de memoria, como la memoria de ancho de banda alto (HBM) y el cubo de memoria híbrido, que implementan el apilamiento IC 3D con TSV. Se están implementando y explorando varios enfoques de apilamiento de claves. Estos incluyen morir a morir, morir a oblea y oblea a oblea.

Morir para morir
Los componentes electrónicos se construyen en múltiples matrices, que luego se alinean y se unen. El adelgazamiento y la creación de TSV se pueden realizar antes o después de la unión. Una ventaja de morir a morir es que cada uno de los componentes se puede probar primero, de modo que un dado defectuoso no arruine una pila completa. Además, cada dado en el 3D IC se puede agrupar de antemano, de modo que se puedan mezclar y combinar para optimizar el consumo de energía y el rendimiento (por ejemplo, emparejar varios dados de la esquina de proceso de baja potencia para una aplicación móvil).
Muere a oblea
Los componentes electrónicos se basan en dos obleas semiconductoras. Se corta una oblea en cubitos; los dados individuales se alinean y adhieren a los sitios del dado de la segunda oblea. Al igual que en el método de oblea sobre oblea, el adelgazamiento y la creación de TSV se realizan antes o después de la unión. Se puede agregar troquel adicional a las pilas antes de cortar en cubitos.
Oblea a oblea
Los componentes electrónicos se construyen en dos o más obleas semiconductoras , que luego se alinean, unen y cortan en cubitos en 3D IC. Cada oblea se puede diluir antes o después de la unión. Las conexiones verticales se integran en las obleas antes de la unión o se crean en la pila después de la unión. Estas " vías a través del silicio " (TSV) pasan a través del sustrato (s) de silicio entre las capas activas y / o entre una capa activa y una almohadilla de unión externa. La unión de oblea a oblea puede reducir los rendimientos, ya que si 1 de los N chips en un IC 3D está defectuoso, todo el IC 3D estará defectuoso. Además, las obleas deben ser del mismo tamaño, pero muchos materiales exóticos (por ejemplo, III-V) se fabrican en obleas mucho más pequeñas que la lógica CMOS o DRAM (típicamente 300 mm), lo que complica la integración heterogénea.

Beneficios

Si bien los procesos de escalado CMOS tradicionales mejoran la velocidad de propagación de la señal, el escalado de las tecnologías actuales de fabricación y diseño de chips se está volviendo más difícil y costoso, en parte debido a las limitaciones de densidad de potencia y en parte porque las interconexiones no se vuelven más rápidas mientras que los transistores lo hacen. Los circuitos integrados 3D abordan el desafío de la escala apilando troqueles 2D y conectándolos en la 3ª dimensión. Esto promete acelerar la comunicación entre chips en capas, en comparación con el diseño plano. Los circuitos integrados 3D prometen muchos beneficios importantes, que incluyen:

Huella
Más funcionalidad cabe en un espacio pequeño. Esto amplía la ley de Moore y habilita una nueva generación de dispositivos diminutos pero potentes.
Costo
La partición de un chip grande en varios troqueles más pequeños con apilamiento 3D puede mejorar el rendimiento y reducir el costo de fabricación si los troqueles individuales se prueban por separado.
Integración heterogénea
Las capas de circuitos se pueden construir con diferentes procesos, o incluso en diferentes tipos de obleas. Esto significa que los componentes se pueden optimizar en un grado mucho mayor que si se construyeran juntos en una sola oblea. Además, los componentes con fabricación incompatible podrían combinarse en un solo IC 3D.
Interconexión más corta
Se reduce la longitud media del cable. Las cifras comunes informadas por los investigadores son del orden del 10-15%, pero esta reducción se aplica principalmente a interconexiones más largas, lo que puede afectar el retardo del circuito en mayor medida. Dado que los cables 3D tienen una capacitancia mucho más alta que los cables convencionales integrados, el retardo del circuito puede mejorar o no.
Poder
Mantener una señal en el chip puede reducir su consumo de energía entre 10 y 100 veces. Los cables más cortos también reducen el consumo de energía al producir menos capacitancia parásita . La reducción del presupuesto de energía conduce a una menor generación de calor, una mayor duración de la batería y un menor costo de operación.
Diseño
La dimensión vertical agrega un orden superior de conectividad y ofrece nuevas posibilidades de diseño.
Seguridad del circuito
La integración 3D puede lograr seguridad a través de la oscuridad ; la estructura apilada complica los intentos de aplicar ingeniería inversa a los circuitos. Los circuitos sensibles también se pueden dividir entre las capas de tal manera que oscurezca la función de cada capa. Además, la integración 3D permite integrar funciones dedicadas, similares a un monitor de sistema , en capas separadas. El objetivo aquí es implementar algún tipo de cortafuegos de hardware para que cualquier componente / chip básico sea monitoreado en tiempo de ejecución, buscando proteger todo el sistema electrónico contra ataques en tiempo de ejecución, así como modificaciones maliciosas de hardware.
Banda ancha
La integración 3D permite un gran número de vías verticales entre las capas. Esto permite la construcción de buses de ancho de banda amplio entre bloques funcionales en diferentes capas. Un ejemplo típico sería una pila 3D de procesador + memoria, con la memoria caché apilada encima del procesador. Esta disposición permite un bus mucho más ancho que los típicos 128 o 256 bits entre la caché y el procesador. Los buses anchos, a su vez, alivian el problema de la pared de memoria .

Desafíos

Debido a que esta tecnología es nueva, conlleva nuevos desafíos, que incluyen:

Costo
Si bien el costo es un beneficio en comparación con el escalado, también se ha identificado como un desafío para la comercialización de circuitos integrados 3D en aplicaciones de consumo convencionales. Sin embargo, se está trabajando para solucionar este problema. Aunque la tecnología 3D es nueva y bastante compleja, el costo del proceso de fabricación es sorprendentemente sencillo cuando se desglosa en las actividades que componen el proceso completo. Al analizar la combinación de actividades que se encuentran en la base, se pueden identificar los generadores de costos. Una vez que se identifican los generadores de costos, se convierte en un esfuerzo menos complicado determinar de dónde proviene la mayor parte del costo y, lo que es más importante, dónde el costo tiene el potencial de reducirse.
Producir
Cada paso de fabricación adicional agrega un riesgo de defectos. Para que los circuitos integrados 3D sean comercialmente viables, los defectos se pueden reparar o tolerar, o se puede mejorar la densidad de defectos.
Calor
El calor acumulado dentro de la pila debe disiparse. Este es un problema inevitable ya que la proximidad eléctrica se correlaciona con la proximidad térmica. Los puntos calientes térmicos específicos deben gestionarse con más cuidado.
Complejidad del diseño
Aprovechar al máximo la integración 3D requiere técnicas de diseño sofisticadas y nuevas herramientas CAD .
Sobrecarga introducida por TSV
Los TSV son grandes en comparación con las puertas y los planos de planta de impacto. En el nodo de tecnología de 45 nm, la huella de área de un TSV de 10 μm x 10 μm es comparable a la de aproximadamente 50 puertas. Además, la capacidad de fabricación exige pistas de aterrizaje y zonas de exclusión que aumentan aún más la huella del área de TSV. Dependiendo de las opciones de tecnología, los TSV bloquean algún subconjunto de recursos de diseño. Los primeros TSV se fabrican antes de la metalización, por lo que ocupan la capa del dispositivo y dan lugar a obstáculos de colocación. Los TSV de via-last se fabrican después de la metalización y pasan a través del chip. Por lo tanto, ocupan tanto el dispositivo como las capas metálicas, lo que resulta en obstáculos de colocación y enrutamiento. Si bien generalmente se espera que el uso de TSV reduzca la longitud del cable, esto depende de la cantidad de TSV y sus características. Además, la granularidad de la partición entre troqueles afecta la longitud del cable. Por lo general, disminuye para granularidades moderadas (bloques con 20-100 módulos) y gruesas (particiones a nivel de bloque), pero aumenta para granularidades finas (particiones a nivel de puerta).
Pruebas
Para lograr un alto rendimiento general y reducir los costos, es esencial realizar pruebas por separado de matrices independientes. Sin embargo, la estrecha integración entre capas activas adyacentes en los circuitos integrados 3D implica una cantidad significativa de interconexión entre diferentes secciones del mismo módulo de circuito que se dividieron en diferentes matrices. Aparte de la sobrecarga masiva introducida por los TSV requeridos, las secciones de dicho módulo, por ejemplo, un multiplicador, no se pueden probar de forma independiente mediante técnicas convencionales. Esto se aplica particularmente a las rutas críticas de sincronización trazadas en 3D.
Falta de estándares
Existen pocos estándares para el diseño, la fabricación y el empaquetado de circuitos integrados 3D basados ​​en TSV, aunque se está abordando este problema. Además, se están explorando muchas opciones de integración, como via-last, via-first, via-middle; intercaladores o vinculación directa; etc.
Cadena de suministro de integración heterogénea
En sistemas heterogéneamente integrados, el retraso de una pieza de uno de los diferentes proveedores de piezas retrasa la entrega de todo el producto y, por lo tanto, retrasa los ingresos de cada uno de los proveedores de piezas 3D IC.
Falta de propiedad claramente definida
No está claro quién debería ser el propietario de la integración y el empaquetado / ensamblaje de 3D IC. Pueden ser casas de ensamblaje como ASE o fabricantes de equipos originales ( OEM) de productos .

Estilos de diseño

Dependiendo de la granularidad de la partición, se pueden distinguir diferentes estilos de diseño. La integración a nivel de puerta enfrenta múltiples desafíos y actualmente parece menos práctica que la integración a nivel de bloque.

Integración a nivel de puerta
Este estilo divide las celdas estándar entre múltiples matrices. Promete una reducción de la longitud del cable y una gran flexibilidad. Sin embargo, la reducción de la longitud del cable puede verse afectada a menos que se conserven módulos de cierto tamaño mínimo. Por otro lado, sus efectos adversos incluyen la enorme cantidad de TSV necesarios para las interconexiones. Este estilo de diseño requiere herramientas de ubicación y ruta en 3D , que aún no están disponibles. Además, dividir un bloque de diseño en múltiples matrices implica que no se puede probar completamente antes de apilar las matrices. Después del apilado de matrices (prueba posterior a la unión), una sola matriz fallida puede inutilizar varias matrices buenas, lo que socava el rendimiento. Este estilo también amplifica el impacto de la variación del proceso , especialmente la variación entre matrices. De hecho, un diseño 3D puede rendir peor que el mismo circuito diseñado en 2D, contrariamente a la promesa original de la integración 3D IC. Además, este estilo de diseño requiere rediseñar la propiedad intelectual disponible, ya que los bloques IP y las herramientas EDA existentes no permiten la integración 3D.
Integración a nivel de bloque
Este estilo asigna bloques de diseño completos para separar matrices. Bloques de diseño subsumen la mayor parte de la lista de conexiones conectividad y están unidos por un pequeño número de interconexiones globales. Por lo tanto, la integración a nivel de bloque promete reducir la sobrecarga de TSV. Los sofisticados sistemas 3D que combinan matrices heterogéneas requieren distintos procesos de fabricación en diferentes nodos de tecnología para una lógica aleatoria rápida y de bajo consumo, varios tipos de memoria, circuitos analógicos y de RF, etc. La integración a nivel de bloque, que permite procesos de fabricación separados y optimizados, parece por tanto crucial para la integración 3D. Además, este estilo podría facilitar la transición del diseño 2D actual al diseño IC 3D. Básicamente, las herramientas compatibles con 3D solo son necesarias para particiones y análisis térmico. Se diseñarán troqueles separados utilizando herramientas 2D (adaptadas) y bloques 2D. Esto está motivado por la amplia disponibilidad de bloques IP fiables. Es más conveniente utilizar bloques de IP 2D disponibles y colocar los TSV obligatorios en el espacio desocupado entre los bloques en lugar de rediseñar los bloques de IP e incrustar los TSV. Las estructuras de diseño con capacidad de prueba son un componente clave de los bloques de IP y, por lo tanto, se pueden utilizar para facilitar las pruebas de circuitos integrados 3D. Además, las rutas críticas se pueden incrustar principalmente dentro de bloques 2D, lo que limita el impacto de TSV y la variación entre matrices en el rendimiento de fabricación. Por último, el diseño de chips moderno a menudo requiere cambios de ingeniería de última hora . Restringir el impacto de tales cambios a matrices individuales es esencial para limitar el costo.

Historia

Varios años después de que el chip de circuito integrado MOS (MOS IC) fuera propuesto por primera vez por Mohamed Atalla en Bell Labs en 1960, los investigadores de Texas Instruments Robert W.Haisty, Rowland E. Johnson y Robert W. Edward W. Mehal en 1964. En 1969, los investigadores de NEC Katsuhiro Onoda, Ryo Igarashi, Toshio Wada, Sho Nakanuma y Toru Tsujide propusieron el concepto de un chip de memoria de circuito integrado MOS tridimensional .

Manifestaciones (1983-2012)

Japón (1983-2005)

Los circuitos integrados 3D se demostraron por primera vez con éxito en la década de 1980 en Japón , donde la investigación y el desarrollo (I + D) de los circuitos integrados 3D se inició en 1981 con el "Proyecto de I + D de elementos de circuitos tridimensionales" de la Asociación de Investigación y Desarrollo para (Nuevos) Dispositivos Electrónicos Futuros. Inicialmente se estaban investigando dos formas de diseño de IC 3D, la recristalización y la unión de obleas , con las primeras demostraciones exitosas utilizando la recristalización. En octubre de 1983, un equipo de investigación de Fujitsu , que incluía a S. Kawamura, Nobuo Sasaki y T. Iwai, fabricó con éxito un circuito integrado tridimensional complementario de óxido de metal y semiconductor (CMOS), utilizando recristalización de rayo láser. Consistía en una estructura en la que un tipo de transistor se fabrica directamente sobre un transistor del tipo opuesto, con puertas separadas y un aislante en el medio. Se utilizó una película de doble capa de nitruro de silicio y vidrio de fosfosilicato (PSG) como capa aislante intermedia entre los dispositivos superior e inferior. Esto proporcionó la base para realizar un dispositivo 3D de varias capas compuesto por transistores apilados verticalmente, con puertas separadas y una capa aislante en el medio. En diciembre de 1983, el mismo equipo de investigación de Fujitsu fabricó un circuito integrado 3D con una estructura CMOS de silicio sobre aislante (SOI). Al año siguiente, fabricaron una matriz de puertas 3D con estructura dual SOI / CMOS apilada verticalmente utilizando recristalización de haz.

En 1986, los investigadores de Mitsubishi Electric , Yoichi Akasaka y Tadashi Nishimura, establecieron los conceptos básicos y las tecnologías propuestas para los circuitos integrados 3D. Al año siguiente, un equipo de investigación de Mitsubishi que incluía a Nishimura, Akasaka y el graduado de la Universidad de Osaka, Yasuo Inoue, fabricó un procesador de señal de imagen (ISP) en un IC 3D, con una serie de fotosensores , convertidores CMOS A-to-D , unidades aritméticas lógicas (ALU ) y registros de desplazamiento dispuestos en una estructura de tres capas. En 1989, un equipo de investigación de NEC dirigido por Yoshihiro Hayashi fabricó un IC 3D con una estructura de cuatro capas utilizando cristalización con rayo láser. En 1990, un equipo de investigación de Matsushita que incluía a K.Yamazaki, Y. Itoh y A. Wada fabricó un procesador de señal de imagen paralelo en un IC 3D de cuatro capas, con capas de SOI ( silicio sobre aislante ) formadas por recristalización láser y el cuatro capas que constan de un sensor óptico , detector de nivel, memoria y ALU.

La forma más común de diseño de circuitos integrados 3D es la unión de obleas. La unión de obleas se llamó inicialmente "CI unido acumulativamente" (CUBIC), que comenzó a desarrollarse en 1981 con el "Proyecto de I + D de elementos de circuitos tridimensionales" en Japón y se completó en 1990 por el equipo de investigación NEC de Yoshihiro Hayashi, que demostró un método en el que varios delgados -Los dispositivos de película se unen de forma acumulativa, lo que permitiría un gran número de capas de dispositivos. Propusieron la fabricación de dispositivos separados en obleas separadas, la reducción del grosor de las obleas, proporcionando cables delanteros y traseros y conectando el troquel adelgazado entre sí. Utilizaron la tecnología CUBIC para fabricar y probar un dispositivo de dos capas activas de arriba a abajo, con una capa inferior NMOS FET de Si a granel y una capa superior NMOS FET adelgazada, y propusieron la tecnología CUBIC que podría fabricar circuitos integrados 3D con más de tres capas activas.

Los primeros chips apilados 3D IC fabricados con un proceso de vía de silicio (TSV) se inventaron en la década de 1980 en Japón. Hitachi presentó una patente japonesa en 1983, seguida de Fujitsu en 1984. En 1986, una patente japonesa presentada por Fujitsu describía una estructura de chips apilados utilizando TSV. En 1989, Mitsumasa Koyonagi, de la Universidad de Tohoku, fue pionero en la técnica de unión de oblea a oblea con TSV, que utilizó para fabricar un chip LSI 3D en 1989. En 1999, comenzó la Asociación de Tecnologías Electrónicas Súper Avanzadas (ASET) en Japón. financiar el desarrollo de chips IC 3D utilizando tecnología TSV, denominado proyecto "I + D sobre tecnología de integración de sistemas electrónicos de alta densidad". El término "a través de silicio vía" (TSV) fue acuñado por los investigadores de Tru-Si Technologies Sergey Savastiouk, O. Siniaguine y E. Korczynski, quienes propusieron un método TSV para una solución de empaquetado a nivel de oblea (WLP) en 3D en 2000.

El Grupo Koyanagi de la Universidad de Tohoku , dirigido por Mitsumasa Koyanagi, utilizó la tecnología TSV para fabricar un chip de memoria de tres capas en 2000, un chip de retina artificial de tres capas en 2001, un microprocesador de tres capas en 2002 y una memoria de diez capas. chip en 2005. El mismo año, un equipo de investigación de la Universidad de Stanford formado por Kaustav Banerjee, Shukri J. Souri, Pawan Kapur y Krishna C. Saraswat presentó un novedoso diseño de chip 3D que explota la dimensión vertical para aliviar los problemas relacionados con la interconexión y facilita integración de tecnologías para realizar un diseño de sistema en un chip (SoC).

En 2001, un equipo de investigación de Toshiba que incluía a T. Imoto, M. Matsui y C. Takubo desarrolló un proceso de unión de obleas "Módulo de bloque de sistema" para fabricar paquetes de circuitos integrados 3D.

Europa (1988-2005)

Fraunhofer y Siemens comenzaron a investigar sobre la integración de IC 3D en 1987. En 1988, fabricaron dispositivos IC CMOS 3D basados ​​en la recristalización de polisilicio. En 1997, el método inter-chip via (ICV) fue desarrollado por un equipo de investigación de Fraunhofer-Siemens que incluía a Peter Ramm, Manfred Engelhardt, Werner Pamler, Christof Landesberger y Armin Klumpp. Fue un primer proceso de IC 3D industrial, basado en obleas fab de Siemens CMOS. Una variación de ese proceso TSV se denominó más tarde tecnología TSV-SLID (interdifusión sólido-líquido). Fue un enfoque para el diseño de circuitos integrados en 3D basado en la unión de obleas a baja temperatura y la integración vertical de dispositivos de circuitos integrados mediante vías entre chips, que patentaron.

Ramm pasó a desarrollar consorcios académicos-industriales para la producción de tecnologías de integración 3D relevantes. En el proyecto cooperativo VIC financiado por Alemania entre Siemens y Fraunhofer, demostraron un proceso de apilamiento de IC 3D industrial completo (1993-1996). Con sus colegas de Siemens y Fraunhofer, Ramm publicó resultados que muestran los detalles de procesos clave como la metalización 3D [T. Grassl, P. Ramm, M. Engelhardt, Z. Gabric, O. Spindler, Primera Conferencia Internacional de Metalización de Interconexión VLSI / ULSI - DUMIC, Santa Clara, CA, 20-22 de febrero de 1995] y en ECTC 1995 presentaron investigaciones sobre memoria apilada en procesadores.

A principios de la década de 2000, un equipo de investigadores de Fraunhofer e Infineon Munich investigó las tecnologías 3D TSV con un enfoque particular en el apilamiento de matriz a sustrato dentro del proyecto VSI alemán / austriaco EUREKA e inició los Proyectos de integración europeos e-CUBES, como el primer 3D europeo plataforma tecnológica y e-BRAINS con ao, Infineon, Siemens, EPFL, IMEC y Tyndall, donde se fabricaron y evaluaron demostradores heterogéneos de sistemas integrados 3D. Un enfoque particular del proyecto e-BRAINS fue el desarrollo de nuevos procesos de baja temperatura para sistemas de sensores integrados 3D altamente confiables.

Estados Unidos (1999-2012)

La unión de obleas de cobre a cobre, también llamada conexiones de Cu-Cu o unión de obleas de Cu-Cu, fue desarrollada en el MIT por un equipo de investigación formado por Andy Fan, Adnan-ur Rahman y Rafael Reif en 1999. Reif y Fan investigaron más a fondo Cu -Cu vínculo con otros investigadores del MIT, incluidos Kuan-Neng Chen, Shamik Das, Chuan Seng Tan y Nisha Checka durante 2001-2002. En 2003, DARPA y el Centro de Microelectrónica de Carolina del Norte (MCNC) comenzaron a financiar I + D en tecnología 3D IC.

En 2004, Tezzaron Semiconductor construyó dispositivos 3D funcionales a partir de seis diseños diferentes. Los chips se construyeron en dos capas con TSV de tungsteno "vía primero" para la interconexión vertical. Se apilaron dos obleas cara a cara y se unieron con un proceso de cobre. La oblea superior se adelgazó y luego la pila de dos obleas se cortó en cubitos en chips. El primer chip probado fue un registro de memoria simple, pero el más notable del conjunto fue un procesador / pila de memoria 8051 que exhibía una velocidad mucho mayor y un menor consumo de energía que un ensamblaje 2D análogo.

En 2004, Intel presentó una versión 3D de la CPU Pentium 4 . El chip se fabricó con dos troqueles mediante apilamiento cara a cara, lo que permitió una estructura de vía densa. Los TSV de la parte trasera se utilizan para E / S y suministro de energía. Para el plano de planta 3D, los diseñadores organizaron manualmente bloques funcionales en cada troquel con el objetivo de reducir la potencia y mejorar el rendimiento. La división de bloques grandes y de alta potencia y una reordenación cuidadosa permitieron limitar los puntos calientes térmicos. El diseño 3D proporciona una mejora del rendimiento del 15% (debido a las etapas de tubería eliminadas) y un ahorro de energía del 15% (debido a la eliminación de repetidores y cableado reducido) en comparación con el Pentium 4 2D.

El chip de investigación Teraflops presentado en 2007 por Intel es un diseño experimental de 80 núcleos con memoria apilada. Debido a la alta demanda de ancho de banda de memoria, un enfoque de E / S tradicional consumiría de 10 a 25 W. Para mejorar eso, los diseñadores de Intel implementaron un bus de memoria basado en TSV. Cada núcleo está conectado a un mosaico de memoria en la matriz SRAM con un enlace que proporciona un ancho de banda de 12 GB / s, lo que da como resultado un ancho de banda total de 1 TB / s mientras consume solo 2,2 W.

El profesor Eby Friedman y sus alumnos presentaron una implementación académica de un procesador 3D en 2008 en la Universidad de Rochester . El chip funciona a 1.4 GHz y fue diseñado para un procesamiento vertical optimizado entre los chips apilados, lo que brinda al procesador 3D capacidades que el chip tradicional de una capa no podía alcanzar. Un desafío en la fabricación del chip tridimensional fue hacer que todas las capas funcionaran en armonía sin ningún obstáculo que pudiera interferir con un fragmento de información que viaja de una capa a otra.

En ISSCC 2012, se presentaron y demostraron dos diseños de múltiples núcleos basados ​​en 3D-IC que utilizan el proceso de 130 nm de GlobalFoundries y la tecnología FaStack de Tezzaron:

  • Investigadores de la Escuela de Ingeniería Eléctrica e Informática del Instituto de Tecnología de Georgia demostraron 3D-MAPS, una implementación de 64 núcleos personalizados con pila de dos matrices lógicas .
  • Centip3De, diseño cercano al umbral basado en núcleos ARM Cortex-M3, fue del Departamento de Ingeniería Eléctrica e Informática de la Universidad de Michigan .

IC 3D comerciales (2004-presente)

Sony 's PlayStation Portable (PSP) consola de juegos portátil , lanzado en 2004, es el primer producto comercial para usar un IC 3D, un eDRAM de chips de memoria fabricados por Toshiba en un 3D sistema-en-paquete .

El uso comercial más antiguo conocido de un chip IC 3D estaba en Sony 's PlayStation Portable (PSP) consola de juegos portátil , lanzado en 2004. El hardware de PSP incluye eDRAM (incrustado DRAM ) de memoria fabricada por Toshiba en un 3D sistema-en-paquete de chips con dos matrices apiladas verticalmente. Toshiba lo llamó "DRAM semi-incrustado" en ese momento, antes de llamarlo una solución apilada " chip-on-chip " (CoC).

En abril de 2007, Toshiba comercializó un IC 3D de ocho capas, el chip de memoria flash NAND integrado THGAM de 16 GB , que se fabricó con ocho chips flash NAND de 2 GB apilados . En septiembre de 2007, Hynix introdujo la tecnología IC 3D de 24 capas, con un chip de memoria flash de 16 GB que se fabricó con 24 chips flash NAND apilados mediante un proceso de unión de obleas. Toshiba también utilizó un IC 3D de ocho capas para su chip flash THGBM de 32 GB en 2008. En 2010, Toshiba utilizó un IC 3D de 16 capas para su chip flash THGBM2 de 128 GB, que se fabricó con 16 chips de 8 GB apilados . En la década de 2010, los circuitos integrados 3D se generalizaron en el uso comercial en forma de paquetes de múltiples chips y paquetes en soluciones de paquetes para memoria flash NAND en dispositivos móviles .        

Elpida Memory desarrolló el primer chip DRAM de 8 GB (apilado con cuatro matrices DDR3 SDRAM ) en septiembre de 2009 y lo lanzó en junio de 2011. TSMC anunció planes para la producción de circuitos integrados 3D con tecnología TSV en enero de 2010. En 2011, SK Hynix presentó 16 GB DDR3 SDRAM ( clase de 40 nm ) con tecnología TSV, Samsung Electronics presentó DDR3 de 32 GB apilada en 3D ( clase de 30 nm ) basada en TSV en septiembre, y luego Samsung y Micron Technology anunciaron la tecnología Hybrid Memory Cube (HMC) basada en TSV en octubre .       

Corte una tarjeta gráfica que use memoria de ancho de banda alto (HBM), basada en silicio a través de la tecnología (TSV) 3D IC.

La memoria de alto ancho de banda (HBM), desarrollada por Samsung, AMD y SK Hynix, utiliza chips y TSV apilados. El primer chip de memoria HBM fue fabricado por SK Hynix en 2013. En enero de 2016, Samsung Electronics anunció la producción en masa temprana de HBM2 , hasta 8 GB por pila.

En 2017, Samsung Electronics combinó el apilamiento 3D IC con su tecnología 3D  V-NAND (basada en la tecnología flash de trampa de carga ), fabricando su  chip de memoria flash KLUFG8R1EM de 512 GB con ocho chips V-NAND de 64 capas apilados. En 2019, Samsung produjo un chip flash de 1 TB con 16 matrices V-NAND apiladas. A partir de 2018, Intel está considerando el uso de circuitos integrados 3D para mejorar el rendimiento. A partir de abril de 2019, los dispositivos de memoria con chips de 96 capas se pueden comprar a más de un fabricante; Toshiba fabricó dispositivos de 96 capas en 2018.  

Ver también

Notas

Referencias

Otras lecturas

  • Philip Garrou, Christopher Bower, Peter Ramm: Manual de integración 3D, tecnología y aplicaciones de circuitos integrados 3D vol. 1 y Vol. 2, Wiley-VCH, Weinheim 2008, ISBN  978-3-527-32034-9 .
  • Yuan Xie, Jason Cong, Sachin Sapatnekar: Diseño de circuitos integrados tridimensionales: Eda, Design And Microarchitectures , Editorial: Springer, ISBN  1-4419-0783-1 , ISBN  978-1-4419-0783-7 , 978-1441907837, Fecha de publicación: diciembre de 2009.
  • Philip Garrou, Mitsumasa Koyanagi, Peter Ramm: Manual de integración 3D, Tecnología de procesos 3D Vol. 3, Wiley-VCH, Weinheim 2014, ISBN  978-3-527-33466-7 .
  • Paul D. Franzon, Erik Jan Marinissen, Muhannad S. Bakir, Philip Garrou, Mitsumasa Koyanagi, Peter Ramm: Manual de integración 3D: "Diseño, prueba y gestión térmica de circuitos integrados 3D", vol. 4, Wiley-VCH, Weinheim 2019, ISBN  978-3-527-33855-9 .

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