Memoria de pista - Racetrack memory

Tipos de almacenamiento de datos y memoria de computadora
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La memoria de circuito o de la memoria de dominio de pared ( DWM ) es un experimental de memoria no volátil dispositivo en fase de desarrollo en IBM 's Almadén Centro de Investigación por un equipo dirigido por el físico Stuart Parkin . A principios de 2008, se demostró con éxito una versión de 3 bits. Si se desarrollara con éxito, Racetrack ofrecería una densidad de almacenamiento superior a la de los dispositivos de memoria de estado sólido comparables, como la memoria flash, y similar a las unidades de disco convencionales , con un mayor rendimiento de lectura / escritura.

Descripción

La memoria de la pista utiliza una corriente eléctrica coherente con el espín para mover los dominios magnéticos a lo largo de un alambre de permalloy nanoscópico de unos 200 nm de ancho y 100 nm de espesor. A medida que la corriente pasa a través del cable, los dominios pasan por cabezales magnéticos de lectura / escritura colocados cerca del cable, que alteran los dominios para registrar patrones de bits. Un dispositivo de memoria de pista de carreras se compone de muchos de estos cables y elementos de lectura / escritura. En concepto operativo general, la memoria de la pista de carreras es similar a la memoria de burbujas anterior de las décadas de 1960 y 1970. La memoria de línea de retardo , como las líneas de retardo de mercurio de las décadas de 1940 y 1950, son una forma aún más antigua de tecnología similar, como se usa en las computadoras UNIVAC y EDSAC . Al igual que la memoria de burbujas, la memoria de circuito utiliza corrientes eléctricas para "empujar" una secuencia de dominios magnéticos a través de un sustrato y elementos de lectura / escritura pasados. Las mejoras en las capacidades de detección magnética, basadas en el desarrollo de sensores magnetorresistivos espintrónicos , permiten el uso de dominios magnéticos mucho más pequeños para proporcionar densidades de bits mucho más altas.

En producción, se esperaba que los cables pudieran reducirse a unos 50 nm. Se consideraron dos arreglos para la memoria de la pista de carreras. El más simple fue una serie de cables planos dispuestos en una cuadrícula con cabezales de lectura y escritura dispuestos cerca. Una disposición más estudiada utilizó cables en forma de U dispuestos verticalmente sobre una cuadrícula de cabezales de lectura / escritura sobre un sustrato subyacente. Esto permitiría que los cables fueran mucho más largos sin aumentar su área 2D, aunque la necesidad de mover dominios individuales más a lo largo de los cables antes de que lleguen a los cabezales de lectura / escritura da como resultado tiempos de acceso aleatorio más lentos. Ambos arreglos ofrecieron aproximadamente el mismo rendimiento de rendimiento. La principal preocupación en términos de construcción fue práctica; si la disposición vertical tridimensional sería factible de producir en masa.

Comparación con otros dispositivos de memoria

Las proyecciones en 2008 sugirieron que la memoria de pista ofrecería un rendimiento del orden de 20-32 ns para leer o escribir un bit aleatorio. Esto se compara con aproximadamente 10,000,000 ns para un disco duro , o 20-30 ns para DRAM convencional . Los autores principales discutieron formas de mejorar los tiempos de acceso con el uso de un "reservorio" hasta aproximadamente 9,5 ns. El rendimiento agregado, con o sin el depósito, sería del orden de 250-670 Mbit / s para la memoria de pista, en comparación con 12800 Mbit / s para una sola DRAM DDR3, 1000 Mbit / s para discos duros de alto rendimiento y 1000 a 4000 Mbit / s para dispositivos de memoria flash. La única tecnología actual que ofrecía un claro beneficio de latencia sobre la memoria de pista era SRAM , del orden de 0,2 ns, pero a un coste superior. tamaño de característica más grande "F" de aproximadamente 45 nm (a partir de 2011) con un área de celda de aproximadamente 140 F 2 .

La memoria para pistas de carreras es una entre varias tecnologías emergentes que tienen como objetivo reemplazar las memorias convencionales como DRAM y Flash, y potencialmente ofrecer un dispositivo de memoria universal aplicable a una amplia variedad de funciones. Otros contendientes incluyeron la memoria magnetorresistiva de acceso aleatorio (MRAM), la memoria de cambio de fase (PCRAM) y la RAM ferroeléctrica (FeRAM). La mayoría de estas tecnologías ofrecen densidades similares a las de la memoria flash, en la mayoría de los casos peores, y su principal ventaja es la falta de límites de resistencia a la escritura como los de la memoria flash. Field-MRAM ofrece un rendimiento excelente con un tiempo de acceso de hasta 3 ns, pero requiere un tamaño de celda grande de 25-40 F². Puede ser utilizado como un reemplazo de SRAM, pero no como un dispositivo de almacenamiento masivo. PCRAM ofrece las densidades más altas de cualquiera de estos dispositivos, con un tamaño de celda de aproximadamente 5,8 F², similar a la memoria flash, así como un rendimiento bastante bueno en torno a 50 ns. Sin embargo, ninguno de estos puede acercarse a competir con la memoria de la pista de carreras en términos generales, especialmente la densidad. Por ejemplo, 50 ns permite que se operen aproximadamente cinco bits en un dispositivo de memoria de pista de carreras, lo que da como resultado un tamaño de celda efectivo de 20/5 = 4 F², superando fácilmente el producto de densidad de rendimiento de PCM. Por otro lado, sin sacrificar la densidad de bits, la misma área de 20 F² podría adaptarse a 2.5 celdas de memoria alternativas de 8 F² de 2 bits (como RAM resistiva (RRAM) o MRAM de transferencia de par de giro ), cada una de las cuales opera individualmente mucho más rápido ( ~ 10 ns).

En la mayoría de los casos, los dispositivos de memoria almacenan un bit en cualquier ubicación dada, por lo que generalmente se comparan en términos de "tamaño de celda", una celda que almacena un bit. El tamaño de la celda en sí se da en unidades de F², donde "F" es la regla de diseño del tamaño de la característica , que generalmente representa el ancho de la línea de metal. Tanto el flash como el hipódromo almacenan varios bits por celda, pero aún se puede hacer la comparación. Por ejemplo, los discos duros parecían estar alcanzando límites teóricos de alrededor de 650 nm² / bit, definidos principalmente por la capacidad de leer y escribir en áreas específicas de la superficie magnética. La DRAM tiene un tamaño de celda de aproximadamente 6 F², la SRAM es mucho menos densa a 120 F². La memoria flash NAND es actualmente la forma más densa de memoria no volátil de uso generalizado, con un tamaño de celda de aproximadamente 4,5 F², pero almacena tres bits por celda para un tamaño efectivo de 1,5 F². La memoria flash NOR es un poco menos densa, con un valor efectivo de 4,75 F², lo que representa una operación de 2 bits en un tamaño de celda de 9,5 F². En la pista de carreras de orientación vertical (en forma de U), se almacenan cerca de 10-20 bits por celda, que a su vez tendría un tamaño físico de al menos aproximadamente 20 F². Además, los bits en diferentes posiciones en la "pista" tomarían diferentes tiempos (de ~ 10 a ~ 1000 ns, o 10 ns / bit) para ser accedidos por el sensor de lectura / escritura, porque la "pista" movería los dominios a una velocidad fija de ~ 100 m / s después del sensor de lectura / escritura.

Desafíos de desarrollo

Una limitación de los primeros dispositivos experimentales fue que los dominios magnéticos solo podían empujarse lentamente a través de los cables, lo que requería pulsos de corriente del orden de microsegundos para moverlos con éxito. Esto fue inesperado y condujo a un rendimiento aproximadamente igual al de los discos duros , hasta 1000 veces más lento de lo previsto. Investigaciones recientes han atribuido este problema a imperfecciones microscópicas en la estructura cristalina de los alambres que llevaron a que los dominios se "atasquen" en estas imperfecciones. Usando un microscopio de rayos X para obtener imágenes directamente de los límites entre los dominios, su investigación encontró que las paredes de los dominios se moverían por pulsos tan cortos como unos pocos nanosegundos cuando estas imperfecciones estuvieran ausentes. Esto corresponde a un rendimiento macroscópico de aproximadamente 110 m / s.

El voltaje requerido para impulsar los dominios a lo largo de la pista de carreras sería proporcional a la longitud del cable. La densidad de corriente debe ser lo suficientemente alta para empujar las paredes del dominio (como en la electromigración ). Una dificultad para la tecnología de las pistas de carreras surge de la necesidad de una alta densidad de corriente (> 10 8 A / cm²); una sección transversal de 30 nm x 100 nm requeriría> 3 mA. El consumo de energía resultante se vuelve mayor que el requerido para otras memorias, por ejemplo, memoria de torque de transferencia de giro (STT-RAM) o memoria flash.

Otro desafío asociado con la memoria Racetrack es la naturaleza estocástica en la que las paredes del dominio se mueven, es decir, se mueven y se detienen en posiciones aleatorias. Ha habido intentos de superar este desafío mediante la producción de muescas en los bordes del nanoalambre. Los investigadores también han propuesto nanocables escalonados para fijar las paredes del dominio con precisión. Las investigaciones experimentales han demostrado la eficacia de la memoria de pared de dominio escalonado. Recientemente, los investigadores han propuesto enfoques no geométricos como la modulación local de las propiedades magnéticas mediante la modificación de la composición. Se utilizan técnicas como la difusión inducida por recocido y la implantación de iones.

Ver también

Referencias

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