Divisor de memoria - Memory divider

Un divisor de memoria es una relación que se utiliza para determinar la frecuencia del reloj de funcionamiento de la memoria de la computadora de acuerdo con la frecuencia del bus frontal (FSB), si el sistema de memoria depende de la velocidad del reloj del FSB. Junto con los tiempos de latencia de la memoria , los divisores de memoria se utilizan ampliamente en los subsistemas de memoria de overclocking para encontrar estados de memoria de trabajo estables en frecuencias FSB más altas. La relación entre DRAM y FSB se denomina comúnmente "relación DRAM: FSB".

Los divisores de memoria solo se aplican a aquellos conjuntos de chips en los que la velocidad de la memoria depende de las velocidades del FSB. Ciertos conjuntos de chips como nVidia 680i tienen carriles FSB y de memoria separados debido a que el reloj de memoria y el reloj FSB son asíncronos y los divisores de memoria no se utilizan allí. La configuración de las velocidades de memoria y el overclocking de los sistemas de memoria en dichos conjuntos de chips son cuestiones diferentes que no utilizan divisores de memoria. Este artículo solo se aplica a aquellos conjuntos de chips en los que el reloj de la memoria depende del reloj FSB.

Descripción general

Los divisores de memoria permiten que la memoria del sistema funcione más lento o más rápido que la velocidad real del FSB (bus frontal). Idealmente, el bus frontal y la memoria del sistema deberían ejecutarse a la misma velocidad de reloj porque FSB conecta la memoria del sistema a la CPU. Sin embargo, a veces se desea ejecutar el FSB y la memoria del sistema a diferentes velocidades de reloj. Es posible ejecutar FSB y reloj de memoria a diferentes velocidades de reloj, dentro de ciertos límites de la placa base y el chipset correspondiente . Por lo tanto, los ajustes denominados Memory Divider o FSB / DRAM están disponibles y se expresan en una "relación" que controla la diferencia en la velocidad del reloj de la memoria y la velocidad del FSB.

Las placas base de nivel de entrada generalmente no proporcionan divisores de memoria que se deben cambiar y los divisores de memoria son administrados por el controlador de memoria (si el chipset admite divisores de memoria). Las placas base de gama alta diseñadas para overclocking brindan instalaciones para cambiar los divisores de memoria (si el chipset admite divisores de memoria). Sin embargo, en ciertos conjuntos de chips no se utilizan divisores de memoria, porque en esos sistemas la velocidad de la memoria es independiente de la velocidad del FSB.

Descripción y aplicación

Normalmente (Divisor de memoria) × ( Frecuencia de bus frontal ) proporciona el reloj de bus de E / S de la memoria. El reloj de memoria determina entonces la frecuencia de funcionamiento final o la velocidad de reloj efectiva del sistema de memoria según los tipos de DRAM (DDR, DDR2 y DDR3 SDRAM).

De forma predeterminada, la velocidad y la memoria del FSB generalmente se establecen en una proporción de 1: 1, lo que significa que el aumento de la velocidad del FSB (mediante el overclocking ) aumenta la velocidad de la memoria en la misma cantidad. Normalmente, la memoria del sistema no está diseñada para overclocking y, por lo tanto, es posible que no pueda alcanzar el nivel de overclocking que el procesador o la placa base pueden alcanzar. El divisor de memoria permite a los usuarios mitigar este problema al reducir el aumento de velocidad de la memoria en relación con el FSB y el procesador.

Ejemplo

Supongamos que un sistema informático tiene memoria DDR, un divisor de memoria de 1: 1, un FSB que funciona a 200 MHz y un multiplicador de CPU de 10x. Entonces, el reloj de memoria base funcionará a (Divisor de memoria) × (FSB) = 1 × 200 = 200 MHz y el reloj de memoria efectivo sería 400 MHz ya que es un sistema DDR ("DDR" significa Double Data Rate; el la velocidad efectiva del reloj de memoria es el doble de la velocidad real del reloj). La CPU funcionará a 10 × 200 MHz = 2,0 GHz. Utilizando una frecuencia de bus de E / S de 200 MHz, varios tipos de DRAM funcionarán como:

DDR SDRAM at  400 MHz (DDR-400 or PC-3200)
DDR2 SDRAM at  800 MHz (DDR2-800 or PC2-6400)
DDR3 SDRAM at  1600 MHz (DDR3-1600 or PC3-12800)

Ahora suponga que overclockeamos FSB a 250 MHz para que la CPU funcione a 10 × 250 MHz = 2,5 GHz y el reloj de memoria funcione a 250 MHz (Divisor de memoria × FSB). Dado que se utiliza RAM DDR-400, el reloj de memoria efectivo (frecuencia de memoria real) será de 500 MHz. Una DDR-400 SDRAM normal no funcionará a 500 MHz ya que está diseñada para funcionar a 400 MHz y el sistema se volverá inestable. Pero una CPU moderna (con potencial de overclocking) puede funcionar a 2.5 GHz (incluso si está diseñada para funcionar a 2 GHz) sin problemas sin dar ningún problema de estabilidad. Para seguir ejecutando CPU overclockeada a 2.5 GHz o incluso a velocidades más altas (aumentando FSB), necesitamos ralentizar el reloj de la memoria para lograr un sistema estable. Para esto, si disminuimos la relación DRAM: FSB para decir 4: 5, la velocidad de reloj de memoria resultante es (4/5) × 250 MHz = 200 MHz, lo que resulta en una velocidad de reloj efectiva de 400 MHz en DDR-400. Por lo tanto, podemos operar con una CPU overclockeada estable a 2.5 GHz desde 2 GHz sin aumentar el reloj de memoria efectivo.

Ver también

• Multiplicador de CPU

Referencias

1. ¿Qué es el divisor de memoria?
2. Conceptos importantes de overclocking