Eliminación de fallas - Glitch removal

Un error (encerrado en un círculo en rojo) que ocurre durante la operación del circuito.

Eliminación Glitch es la eliminación de problemas técnicos transiciones de señal Innecesarios sin circuitos electrónicos de funcionalidad-de. La disipación de potencia de una puerta se produce de dos formas: disipación de potencia estática y disipación de potencia dinámica. La potencia de falla se disipa dinámicamente en el circuito y es directamente proporcional a la actividad de conmutación. La disipación de potencia por falla es del 20% al 70% de la disipación de potencia total y, por lo tanto, la falla debe eliminarse para diseños de baja potencia.

La actividad de conmutación se produce debido a transiciones de señales que son de dos tipos: transición funcional y una falla . La disipación de la potencia de conmutación es directamente proporcional a la actividad de conmutación (α), la capacitancia de carga (C), la tensión de alimentación (V) y la frecuencia de reloj ( f ) como:

P = α · C · V 2 · f

Cambiar de actividad significa transición a diferentes niveles. Los fallos dependen de las transiciones de señal y más fallos dan como resultado una mayor disipación de energía. Según la ecuación anterior, la disipación de potencia de conmutación se puede controlar controlando la actividad de conmutación (α), la escala de voltaje , etc.

Técnicas de reducción de fallas

Reducir la actividad de conmutación

Como se discutió, más transición resulta en más fallas y por lo tanto más disipación de energía. Para minimizar la ocurrencia de fallas, se debe minimizar la actividad de conmutación. Por ejemplo, el código Gray podría usarse en contadores en lugar de código binario , ya que cada incremento en el código Gray solo cambia un bit.

Congelación de la puerta

La congelación de la puerta minimiza la disipación de energía al eliminar los fallos. Se basa en la disponibilidad de células de biblioteca estándar modificadas , como la denominada F-Gate . Este método consiste en transformar las puertas de falla alta en dispositivos modificados que filtran las fallas cuando se aplica una señal de control. Cuando la señal de control es alta, la puerta F funciona normalmente, pero cuando la señal de control es baja, la salida de la puerta se desconecta del suelo. Como resultado, nunca se puede descargar al 0 lógico y se evitan los fallos.

Filtrado de peligros y retardo de trayectoria equilibrada

Técnica de retardo de trayectoria equilibrada

Los peligros en los circuitos digitales son transiciones innecesarias debido a los diferentes retrasos en la ruta del circuito. Se pueden utilizar técnicas de retardo de trayecto equilibrado para resolver diferentes retrasos de trayecto. Para igualar los retrasos de ruta, la inserción de búfer se realiza en las rutas más rápidas. El retardo de ruta equilibrada evitará fallos en la salida.

El filtrado de peligros es otra forma de eliminar las fallas. En caso de peligro, se ajustan los retardos de propagación de la puerta de filtrado . Esto da como resultado el equilibrio de todos los retrasos de ruta en la salida.

Se prefiere el filtrado de peligros al equilibrio de ruta, ya que el equilibrio de ruta consume más energía debido a la inserción de búferes adicionales.

Dimensionamiento de la puerta

Las técnicas de ampliación y reducción de puertas se utilizan para equilibrar la trayectoria. Una puerta se reemplaza por una celda lógicamente equivalente pero de diferente tamaño, de modo que se cambia el retardo de la puerta. Debido a que aumentar el tamaño de la puerta también aumenta la disipación de energía, la ampliación de la puerta solo se usa cuando la energía ahorrada por la eliminación de fallas es mayor que la disipación de energía debido al aumento de tamaño. El tamaño de la puerta afecta las transiciones con fallas, pero no afecta la transición funcional.

Transistor de umbral múltiple

El retraso de una puerta es función de su voltaje umbral . Se seleccionan rutas no críticas y se aumenta el voltaje umbral de las puertas en estas rutas. Esto da como resultado un retardo de propagación equilibrado a lo largo de diferentes rutas que convergen en la puerta de recepción. El rendimiento se mantiene ya que está determinado por el tiempo requerido por la ruta crítica. Un voltaje de umbral más alto también reduce la corriente de fuga de una ruta.

Ver también

Referencias

Otras lecturas

  • Hyungoo, Lee; Hakgun, Shin; Juho, Kim (2004). "Eliminación de fallas por congelación de puerta, tamaño de puerta e inserción de búfer para circuito de optimización de baja potencia". 30ª Conferencia Anual de la Sociedad de Electrónica Industrial IEEE, 2004. IECON 2004 . 3 . págs. 2126–2131. doi : 10.1109 / IECON.2004.1432125 . ISBN 978-0-7803-8730-0. S2CID  21217122 .
  • Coudert, Olivier (septiembre de 1997). "Dimensionamiento de puerta para optimización de área / potencia / retardo restringido". Transacciones IEEE en sistemas de integración a gran escala (VLSI) . 5 (4): 465–472. CiteSeerX  10.1.1.474.766 . doi : 10.1109 / 92.645073 .
  • Sapatnekar, Sachin S .; Chuang, Weitong, optimizaciones de retardo de energía en el tamaño de la puerta (PDF)
  • Shum, Warren; Anderson, Jason H. (2011), FPGA Glitch Power Analysis and Reduction , Simposio internacional sobre electrónica y diseño de baja potencia (ISLPED), p. 27–32
  • Zhanping, Chen; Liqiong, Wei; Kaushik, Roy (marzo de 1997), Reducción de fallas y fugas de energía en circuitos CMOS de bajo voltaje , Escuela de Ingeniería Eléctrica e Informática de la Universidad de Purdue

enlaces externos